OSAAMISTAVOITTEET
After this course you will be familiar with basics of FPGA their architectures, functional properties and uses. You will be familiar how different logic and hardware blocks inside an FPGA communicate. You know how a simple serial interface to a FPGA is implemented and how it operates. You know how the functionality of your FPGA interface code is tested using testbenches.
After this course you will understand how to use Verilog hardware description language (HDL) to create logic structures for FPGA. You will know the FPGA development workflow and what components a FPGA HDL tool chain contains. You will know how a Verilog program relates to a FPGA architecture, structure and logic elements.
Laajuus: 5
Aikataulu: 10.01.2024 - 29.05.2024
Vastuuopettaja (voimassa koko opetussuunnitelmakauden):
Vastuuopettaja (koskee tätä kurssikertaa): Kalle Ruttik
Kurssin yhteystiedot (koskee tätä kurssikertaa):
Kurssin CEFR-taso (voimassa koko opetussuunnitelmakauden):
Opetuskieli ja suorituskielet (koskee tätä kurssikertaa):
Teaching language: Finnish. Languages of study attainment: English
SISÄLTÖ, ARVIOINTI JA KUORMITTAVUUS
Sisältö
voimassa koko opetussuunnitelmakauden:
Programming in Verilog. Workflow from Verilog to bitstream to FPGA. Using computer bus between FPGA blocks. Creation and testing of a serial interface to/from FPGA.
Toteutus, työmuodot ja arvosteluperusteet
voimassa koko opetussuunnitelmakauden:
Exercises and laboratory works
Työmäärä toteutustavoittain
voimassa koko opetussuunnitelmakauden:
Lectures, exercises, laboratory work.
PERUSTIETOJA
Korvaavuudet
voimassa koko opetussuunnitelmakauden:
Esitiedot
voimassa koko opetussuunnitelmakauden:
LISÄTIETOJA
Lisätietoja
voimassa koko opetussuunnitelmakauden:
Teaching Language : English
Teaching Period : 2022-2023 No teaching
2023-2024 Spring III - VEnrollment :
max 20. Preferable Communication Engineering Msc students, Information Technology Bsc students.